Divider Circuit Binary Options

Multiplicador binario El multiplicador binario es un dispositivo para multiplicar números binarios. La multiplicación es una operación más desafiante que la adición, mientras que todavía no es tan desafiante como la división. Es sencillo construir un multiplicador para los números binarios de un solo bit, ya que esta operación es realizada por el único elemento AND (11 1, 0any0). Sin embargo, no escala tan fácilmente como sumador o sustractor, ya que también necesitamos cambio y adición para multiplicar números más grandes. La multiplicación binaria es similar a la multiplicación decimal que has aprendido en la escuela. Por ejemplo, para multiplicar A3 y B2: Una simplificación obvia es que multiplicando por cada bit de B sólo podemos obtener A (si se multiplica por 1) o 0 (si se multiplica por 0). Por lo tanto, todas las filas de la parte suma son cero filas o filas que contienen el valor A desplazado a la izquierda por el número adecuado de posiciones (la lógica debe ser obvia de la tabla a continuación). Para hacer esto más claro, ahora vamos a multiplicar 3 por 26 (101010): En esta tabla, la multiplicación se representa como una combinación de cambio binario, AND lógico y adición. Muchos ordenadores más antiguos utilizaron la subrutina de multiplicación implementada de forma similar, y los procesadores posteriores o más avanzados contenían una secuencia de microcódigo muy diferente. Para el menor número de bits también es posible montar el circuito directamente como se hace en el siguiente diagrama. Sin embargo, mientras que correcto, tal multiplicador es relativamente lento. Los circuitos recientes utilizan soluciones más avanzadas, como el algoritmo BaughWooley. Árbol de Wallace. O multiplicador de Dadda 1. 22 multiplicador binario 2. Multiplicando por 1 (digamos set como entrada A) significa repetir el valor. La multiplicación por 2 es una operación de cambio: si 10, binario 2, se establece como la entrada A, el circuito repite el valor B, desplazado hacia adelante por una posición. El resultado más grande que este circuito puede producir es 9 (binario 1001). En el lado izquierdo, los elementos AND implementan la lógica de la primera etapa de adición (desplazamiento y puesta a cero donde sea necesario). Los dos sumadores binarios (cada uno hecho de un XOR y un elemento Y) agregan estos valores, produciendo la salida. Un divisor digital con capacidades de división tanto fraccionarias como integrales se proporciona mediante la utilización de un contador y un decodificador para activar la inversión de fase y un segundo decodificador para activar el ciclo corto del contador. El primer descodificador proporciona inversión de fase para provocar más pulsaciones durante el período establecido por el segundo decodificador para crear así el recuento fraccionario necesario para la división fraccionada. Se incluye una entrada de control para seleccionar división de números enteros o división fraccionada. 1. Un circuito divisor digital fraccionario que comprende: un contador que tiene una entrada para recibir una señal de reloj de entrada a una frecuencia f, una entrada de datos para predeterminar el contador a un estado deseado y una pluralidad de salidas que incluyen una salida para proporcionar una En la que n es un primer medio lógico entero conectado a dicho contador para preestablecer estados seleccionados, segundos medios lógicos conectados a dicho contador para recibir en una entrada de dicho segundo medio lógico una señal digital de entrada y Para recibir en otra entrada de dicho segundo medio lógico una señal de control y para proporcionar dicha señal de reloj de entrada consistente en dicha señal digital de entrada o de dicha señal digital de entrada con una inversión de fase en dichos estados seleccionados preestablecidos, de manera que un periodo en cada uno De dichos estados seleccionados de dicho contador se termina en una duración de tiempo más corta que los períodos en estados sin dicha inversión de fase, por lo que dicha frecuencia de señal de salida de contador se divide fraccionadamente a una frecuencia f / (nm) donde m es menor que 1. 2. A Fraccional digital según la reivindicación 1, en el que m1 / 2. 3. Un circuito divisor digital fraccionado de acuerdo con la reivindicación 1, en el que dicho contador es un contador binario. 4. Un circuito divisor digital fraccionado de acuerdo con la reivindicación 3, en el que dicho contador es un contador binario módulo-16 síncrono de alta velocidad que tiene una entrada de reloj, una pluralidad de entradas de datos paralelas, una entrada de habilitación paralela y una pluralidad de salidas de conmutador . 5. Un circuito divisor digital fraccionado de acuerdo con la reivindicación 4, en el que dicho segundo medio lógico para recibir dicha señal digital de entrada comprende una puerta O exclusiva que tiene dicha señal digital de entrada aplicada a una entrada de la misma y dicha señal de control aplicada a la otra entrada de la misma . 6. Un circuito divisor digital fraccionario de acuerdo con la reivindicación 3, en el que la inversión de fase de dicha señal digital de entrada es iniciada por dichos segundos medios lógicos antes de la mitad del ciclo de señal de temporización. 7. Un circuito divisor digital fraccionado de acuerdo con la reivindicación 1, en el que dicho contador es un contador de decenas. 8. Un circuito divisor digital fraccionario de acuerdo con la reivindicación 1, en el que la inversión de fase de dicha señal digital de entrada es iniciada por dichos segundos medios lógicos antes de la mitad del ciclo de señal de temporización. 9. Un circuito divisor digital fraccionario de acuerdo con la reivindicación 1, en el que dicha señal digital de entrada comprende una señal de temporización y en la que la salida de dichos segundos medios lógicos para recibir dicha señal digital de entrada se aplica a la entrada de dichos medios de contador. 10. Un circuito divisor digital fraccionado de acuerdo con la reivindicación 9, en el que dicha señal de temporización es un reloj de onda cuadrada. 11. Un circuito divisor digital fraccionado de acuerdo con la reivindicación 1, en el que dicha señal de control es generada externamente, de tal manera que la se~nal de salida del contador se selecciona selectivamente a la frecuencia f / n oa la frecuencia f (nm). 12. Un circuito divisor digital fraccionado de acuerdo con la reivindicación 1, en el que dicha señal de control se genera en dicho contador, de tal manera que la señal de salida de contador está siempre a la frecuencia f / (nm). 13. Un divisor digital capaz de división entera y fraccionada y operable para recibir una señal de temporización digital como una señal de entrada y para proporcionar una señal de salida digital a una frecuencia dividida fraccionadamente con relación a la frecuencia de la señal de temporización digital cuando una señal de selección de división fraccionada Que comprende: medios de contador para recibir una señal de reloj en una entrada y generar dicha señal de salida digital, medios de inversión de señal para invertir de forma controlada la fase de dicha señal de temporización digital en respuesta a la recepción de una señal de control para proporcionar de ese modo dicha señal de reloj , Medios lógicos para recibir dicha señal de selección de división fraccionada y proporcionar la señal de control a dichos medios de inversión de señal, por lo que, tras la detección de una primera condición lógica en dicha señal de selección de división fraccionada, dicha señal de reloj es la misma que dicha señal de temporización digital y Por lo que, tras la detección de una segunda condición lógica en dicha señal de selección de división fraccionada, dicha señal de reloj se invierte periódicamente en polaridad con respecto a dicha señal de temporización digital para provocar que se introduzca un período extra de dicha señal de temporización en el período de dicha salida digital Para cada inversión de polaridad. 14. Divisor digital según la reivindicación 13, en el que: dichos medios lógicos comprenden una puerta NAND que incluye una primera y una segunda entradas y una salida, estando conectada dicha primera entrada para recibir dicha señal de selección de división fraccionada y estando conectada dicha segunda entrada para recibir una segunda Salida de dicho contador, estando dicha segunda señal de salida en una frecuencia descendente dividida integralmente con respecto a dicha señal de salida digital, y dichos medios de inversión de señal comprenden una puerta OU EXCLUSIVA. 15. Un divisor digital según la reivindicación 14, en el que: dichos medios contadores comprenden un contador de módulo 16 que tiene una primera salida que proporciona dicha señal de salida digital a una frecuencia de 1/4 de la frecuencia de dicha señal de reloj durante la división entera y una segunda salida que proporciona Dicha segunda señal de salida a una frecuencia de 1/16 de la frecuencia de dicha señal de reloj durante la división entera. 16. Divisor digital según la reivindicación 15, en el que: dicho contador tiene una entrada de habilitación de estado preestablecido para ajustar dicho contador a un estado preestablecido tras la recepción de una señal preestablecida, comprendiendo además dicho divisor una puerta lógica preestablecida que tiene una salida conectada a dicho preestablecido Que tiene una primera entrada para recibir una tercera señal de salida desde dicho contador y que tiene una segunda entrada para recibir dicha señal de selección de división fraccionada, por lo que dicho contador puede ser preajustado periódicamente cuando dicha señal de selección de división fraccionada indica una selección de división fraccionada. 17. Un divisor digital para proporcionar división fraccionada a petición que comprende: un contador digital que tiene 16 estados y que comprende una entrada para recibir impulsos de entrada y que opera en funcionamiento normal para proporcionar un impulso de salida en una primera salida para cada n impulsos de entrada donde n es un Dicho contador digital tiene una característica preestablecida por la que dicho contador se establece en un estado preestablecido tras la recepción de una señal preestablecida, primeros medios para recibir una señal de entrada que comprende impulsos de entrada y proporcionar dichos impulsos de entrada a dicho contador digital, operando dichos primeros medios a Invertir selectivamente dicha señal de entrada en respuesta a una señal lógica, siendo proporcionados los impulsos a dicho contador que constituyen una señal de reloj, medios lógicos que reciben una señal de control desde una entrada de control y que reciben una señal de estado desde dicho contador, proporcionando dicha señal lógica dicha señal lógica Y dicha señal preestablecida en respuesta a las señales recibidas, por lo que dichos primeros medios para proporcionar impulsos de entrada proporcionan un medio impulso adicional en un cambio de estados lógicos de dicha señal lógica causando de este modo que dicho contador incremente su contaje de impulsos de entrada en 1/2. El Gobierno tiene derechos en esta invención conforme al Contrato N ° N00039-84-C-0403 con el Departamento de la Armada. Antecedentes de la invención 1. Campo de la invención La presente invención se refiere a la división digital de señales eléctricas tanto por razones de división entera como fraccionada. La división fraccional es particularmente importante en la transmisión de datos digitales y en la transmisión de voz digitalizada, ambas caducadas desde una fuente de temporización común y que requieren una pluralidad de frecuencias más bajas, algunas de las cuales pueden ser fraccionarias. Los circuitos divisores digitales de la técnica anterior típicamente son capaces de división entera binaria entera o división por decenio de una señal eléctrica en una pluralidad de señales divididas a menores velocidades de frecuencia. Un ejemplo de un divisor digital de número entero convencional es un contador binario predeterminado síncrono predeterminado, tal como los contadores binarios de módulo síncrono de alta velocidad Fairchild Semiconductor 54F / 74F161A o 54F / 74F163A. Este componente estándar tiene la capacidad de recibir un reloj de entrada y generar relojes de frecuencia más baja a 1/2, 1/4, 1/8 y 1/16 de la frecuencia de reloj de entrada. Este contador predeterminado síncrono de la técnica anterior también permite el preajuste de estados seleccionables fuera del orden normal para obtener varias combinaciones de división entera entera de una señal de temporización de entrada. También se conoce en la técnica anterior que al cambiar la fase de la señal de temporización entrante, se afectará la velocidad de reloj. En la técnica anterior conocida se han ideado diversos circuitos que utilizan una pluralidad de componentes digitales para lograr la división digital por un número fraccionario. Todas las técnicas conocidas de la técnica anterior implican circuitos lógicos complejos que tienen un gran número de componentes y tienden a dar como resultado señales asimétricas después de que se ha logrado la división fraccionada, es decir, en lugar de una onda cuadrada bien definida o cerca de la onda cuadrada, De impulsos lógicos de aproximadamente 20 arriba (alto) y 80 abajo (bajo) o viceversa. En la técnica anterior, se utilizan circuitos separados, por ejemplo, para una operación de división por 4 y división por 4,5. El circuito de división por 4 puede ser un contador estándar de 2 bits disponible fuera de la plataforma mientras que el circuito de división por 4,5 puede constar típicamente de un contador Johnson de 5 bits cuyo quinto bit se utiliza para controlar el contador a través de otro circuito lógico De tal manera que el recuento se acorta por un periodo de reloj de 1/2 cada 5 cuentas, haciendo que el contador de Johnson se divida por 9 en lugar del normal 10. Es, por lo tanto, un objeto de la presente invención proporcionar un circuito digital simple para efectuar División digital fraccionada de una señal de tiempo o reloj de entrada con una relación de división seleccionable, disipación de baja potencia y un número sustancialmente reducido de componentes eléctricos. Un objeto adicional de la presente invención es obtener una se~nal de salida dividida fraccionada lo más cerca posible de la simetría. Tal simetría es importante en la transmisión de datos particularmente para una señal de temporización, ya que el borde de muestreo de un reloj debe estar aproximadamente en el centro del pulso de datos a muestrear, de lo contrario el ruido en lugar de los datos podría ser muestreado. Sumario de la invención La presente invención describe un circuito de división digital para dividir fraccionadamente una señal de tiempo o reloj de entrada por un valor fraccionario mediante la manipulación de la operación de división de un contador mediante la preajuste de ciertos estados de contador fuera de su orden normal y Cambiando selectivamente la fase de la señal digital entrante a dividir, antes del punto medio del ciclo de la señal de temporización. Se ha descubierto que utilizando la combinación de ambas selecciones de preajuste de los estados de contador fuera de su orden normal y cambiando selectivamente la fase de señal de entrada que no sólo es división fraccionada lograda, sino que las señales fraccionadamente divididas son generalmente de naturaleza simétrica por lo que Que son útiles como señales de reloj o de temporización en aplicaciones de procesamiento de datos y / o transmisión de datos. Otros objetos y ventajas de la invención se harán evidentes con referencia a las figuras adjuntas ya su descripción detallada, en las que: Breve descripción de los dibujos. 1 es un diagrama de circuito de un circuito de división por 4,5 de acuerdo con la presente invención. Las Figs. 2 (a), 2 (b), 2 (c), 2 (d), 2 (e), 2 (f), 2 (g) y 2 (h) son diagramas de forma de onda útiles para explicar el funcionamiento del Circuito descrito con referencia a la FIG. 1. La FIG. 3 es un diagrama de circuito de un circuito de división por 5,5 de acuerdo con la presente invención. Las Figs. 4 (a), 4 (b), 4 (c), 4 (d), 4 (e), 4 (f), 4 (g) y 4 (h) son diagramas de formas de onda útiles para explicar el funcionamiento del Circuito descrito con referencia a la FIG. 3. Descripción de la realización preferida Con referencia ahora a la Fig. 1, se ilustra un circuito de acuerdo con la presente invención para dividir una señal de temporización de entrada por un divisor fraccionario, en este ejemplo por 4,5. Se puede utilizar un contador binario tal como el contador binario 10 predeterminable síncrono que puede ser, por ejemplo, un contador binario de 54F163A o 74F163A, Fairchild Semiconductor MSI modulo-16. Cualquier señal de temporización digital particular en la línea 12 está acoplada a una entrada de una puerta O exclusiva 14. La señal de temporización de entrada se ilustra mediante la forma de onda 2 (a), y puede ser, por ejemplo, una onda cuadrada de 18,432 megahertzios. En funcionamiento normal, el contador binario modulo-16 10 es capaz de generar selectivamente una pluralidad de salidas divididas en Q0. Q 1. Q 2. Y Q 3 de 1/2 la frecuencia de la señal de temporización de entrada en Q 0. 1/4 de la señal de temporización de entrada en Q 1. 1/8 de la señal de temporización en Q2. Y 1/16 de la señal de temporización en Q3. Como será evidente, las entradas de datos paralelas P0. P 1. P2. P3 y la fase de la señal de temporización de entrada pueden ser manipuladas selectivamente para variar el resultado de la división de señal de temporización de entrada. En esencia, el entero de división específico depende del estado de salida seleccionado fuera de su orden normal y la parte fraccionaria de la división depende del estado en el que se inicia un cambio de fase de la señal de temporización de entrada. La velocidad de la se~nal de temporización de entrada es una velocidad fija mayor que la velocidad deseada por la velocidad de salida dividida final. La puerta O exclusiva O acopla la señal de temporización de entrada a su salida o invierte la señal de temporización de entrada de acuerdo con una señal de control aplicada a través de la línea 16. La señal de control se utiliza para seleccionar la operación de división por 4 convencional o la división - Por-4.5 de la invención. La se~nal de temporización procedente de la puerta OU exclusiva 14 se aplica al contador 10 en su entrada de reloj en la lınea 20 y se ilustra en la FIG. 2 (b) como la señal de reloj. El circuito integrado divisor programable 10 puede programarse para dividir por números enteros 2 - 16 basándose en el uso de sus entradas de datos en paralelo P _ {0}. P 3 y la entrada PE (habilitación paralela). La presente realización manipula las señales aplicadas a estas entradas para dividir selectivamente por 4 o dividir por 4,5 basándose en la señal de control aplicada en la línea 16 a las entradas de la puerta NAND 22 y la puerta NAND 24. En la división convencional por 4, una se~nal seleccionada a nivel de cero lógico se aplica a la entrada de las compuertas NAND 22 y 24 a través de la lınea 16. Esta condición fuerza la salida de la compuerta NAND 24 en la lınea 26 y la salida de la compuerta NAND 22 en la lınea 28 a La lógica de un estado. El estado lógico de la línea 26 a la entrada de la puerta O exclusiva -14- a través de la línea 18 selecciona la fase 1 de la fuente de temporización (la entrada a la línea 12, que puede ser cualquier generador de reloj convencional y que en este caso suministra la sincronización de 18.432 megahercios señal). Esta fase uno no tiene ningún efecto en la entrada de datos en paralelo P3 debido al hecho de que el nivel lógico de la línea 28 a la entrada de habilitación paralela PE del contador 10 deshabilita la entrada paralela de datos en las entradas de datos paralelas P0. P 1. P2. Y P _ {3}. La señal de salida en este modo de Q1 es una onda cuadrada que completa un ciclo para cada 4 ciclos de cada frecuencia de reloj en la entrada de reloj en la línea 20 al contador 10. El contador 10 entra en los estados lógicos 0-15 como se describe en las salidas Q 3. Q 2. Q 1. Y Q $ ₀ $. En la representación binaria, estos estados son: La división fraccional se habilita imprimiendo un nivel lógico 1 a las puertas NAND 22 y 24 a través de la línea 16 mediante la señal de control sobre la misma para habilitar las puertas NAND 22 y 24. La señal de salida Q2 del divisor 10 es Controlada por la puerta NAND 22 a través de la línea 28 a la entrada PE de habilitación paralela del contador 10. Las señales Q 3 del contador 10 son controladas por la puerta NAND 24 para seleccionar la fase de la señal de reloj a través de la puerta O exclusiva 14 a la entrada de reloj En la línea 20 del contador 10. Supongamos las siguientes condiciones iniciales como ejemplo del funcionamiento del circuito: (1) El contador 10 está en el estado binario 3 (0011). (2) La salida de puerta O exclusiva es la fase de reloj 1. La operación continúa con el estado de entrada del contador 10 (0100) al elevarse la siguiente señal de fase de reloj 1 en la entrada de reloj 20 al contador 10. Una vez en el estado 4 , La salida Q2 se invierte a través de la puerta NAND 22 y activa la presente función de habilitación en la entrada PE del contador 10. Además, la salida Q3 (cero lógico) del contador 10 aparece invertida a través de la puerta NAND 24 en la entrada P3 preestablecida Del contador 10. A la llegada del siguiente borde de reloj de fase ascendente 1 en la entrada de reloj 20 del contador 10, la carga presente fuerza al divisor al estado 8 (1000). Ahora se producen dos nuevas acciones: la señal de carga paralela es terminada y la fase dos de la señal de reloj es generada por la inversión de la señal de temporización a través de la puerta O exclusiva 14. Cambiar la fase de la señal de reloj en la entrada de reloj desde la línea 20 provoca que otro borde de reloj ascendente termine el estado 8 aproximadamente un medio período más temprano que si se continúa el sincronismo de fase 1. Esto puede verse en la FIG. 2 (b) por la dirección de las flechas de la fase 2 en los estados divisores indicados en la FIG. 2 (h). En el estado 12 (1100), la habilitación preestablecida (PE) está de nuevo activa y en el siguiente borde de reloj la carga preestablecida fuerza al divisor al estado cero (0000). La señal Q _ {D} invertida a través de la puerta NAND 24 causa la selección de la señal de reloj de fase 1. El cambio de la fase de la se~nal de reloj en la entrada de reloj en la lınea 20 al divisor hace que otro borde de reloj ascendente termine el estado cero aproximadamente un perıodo de media antes que si se continuara la sincronización de fase dos. Los impulsos de reloj adicionales conducen el divisor a las condiciones iniciales indicadas y el proceso se repite. La entrada en la activación de impulsos (PE) se muestra en la FIG. 2 (c), y las salidas divididas de Q 3. Q 2. Q 1. Q0 se muestran en las Figs. 2 (d), 2 (e), 2 (f) y 2 (g), respectivamente. La señal de salida deseada en Q 1. Mostrado por la FIG. 2 (f), está disponible como una fuente de temporización con un periodo 41/2 veces la señal de referencia original. También como puede verse la señal tiene aproximadamente 55/45 simetría y por lo tanto funciona idealmente como una señal de reloj de datos. Adicionalmente, la salida Q3 del divisor está disponible como una onda cuadrada de 50 ciclos de trabajo en nueve veces el periodo de la señal de referencia original. Con referencia ahora a la FIG. 3 y a las formas de onda de la FIG. 4 (a) a 4 (b), se ilustra una realización adicional de la invención de los solicitantes, ilustrativa de la división fraccionada por 5,5. Un contador 100, que puede ser un contador binario, un contador de decadencia o un contador síncrono predeterminable del mismo tipo descrito con referencia al circuito de la FIG. 1, se puede utilizar para dividir una onda cuadrada de entrada f en la línea 101 y que se ilustra en la FIG. 4 (a). De la misma manera que se ha descrito con referencia a la Fig. 1, el contador 100 divide su entrada por 1/2, 1/4, 1/8 y 1/16 para derivar una pluralidad de frecuencias enteras de división entera en Q A. Q B. Q C. Y Q _ {D}. respectivamente. De acuerdo con la invención de los solicitantes, un circuito compuesto por la puerta O exclusiva 102 y la puerta NAND 104 está configurado para preestablecer estados deseados del contador 100 y para cambiar la fase de la señal de temporización de entrada en estados seleccionados, cambiando de este modo la división De frecuencia f a una división fraccional deseada - en este ejemplo a f dividido por 5,5 en la salida QB. Un inversor 111 proporciona la polaridad correcta para la señal que pasa a la entrada P3. Como puede verse en el diagrama de estado asociado con la FIG. 3, los estados cero y ocho se controlan en la entrada de datos en paralelo P3. Y que se proporciona como entrada a la puerta O exclusiva 102 junto con la onda cuadrada de entrada f. El preset está habilitado cuando Q A y Q C están en una alta lógica a través de la salida de la puerta NAND 104 a la entrada de habilitación preestablecida PE. La fase de reloj aproximadamente a mitad de camino a través de los estados cero y ocho es invertida como se puede ver en la FIG. 4 (b), que hace que la duración de los estados cero y ocho sea igual a 1/2 de su intervalo normal y da como resultado las salidas de forma de onda de las Figs. 4 (d), 4 (e), 4 (f) y 4 (g) en las salidas del flip-flop Q 3. Q 2. Q 1. Y Q $ _ {0} $ respectivamente del contador durante los estados de división indicados en la FIG. 4 (h). Efectivamente, las salidas Q A y Q C son decodificadas por la puerta NAND 104 para habilitar la habilitación preestablecida como se ha visto en la FIG. 4 (c). El resultado es una salida en Q B de f dividida por 5,5 y una salida en Q D de un f dividido por once onda cuadrada. En este caso, la simetría es aproximadamente 60/40, que es una señal de reloj de datos aceptable. Como se puede ver, esta operación de división fraccionada se consigue mediante los medios simples de manipulación efectiva de los estados y la fase de las señales que ya están disponibles y sin el uso de circuitos lógicos complejos. Aunque se ha descrito la presente invención en conexión con una realización preferida de la misma, debe entenderse que la invención no se limita a las implementaciones específicas y que realizaciones adicionales, modificaciones y aplicación que resultarán evidentes para los expertos en la técnica son Incluido en el espíritu y el alcance de la invención como se establece en las reivindicaciones adjuntas a la misma. Contador binario complementario, contador binario síncrono y divisor de frecuencia en el que se emplea dicho contador elemental US 4815114 AA contador binario estable aplicable a contadores síncronos a divisores de frecuencia Y más particularmente a circuitos integrados de microondas está constituido por una pluralidad de contadores elementales montados en cascada. Cada contador elemental está formado por un medio sumador que tiene dos entradas, una salida de suma y una salida de derivación. La salida de suma está conectada a la entrada de un flip-flop maestro-esclavo, cuya salida está conectada en un bucle de realimentación a una entrada del medio sumador. Los flip-flops maestro y esclavo son controlados por las dos formas de onda complementarias de una sola señal de reloj. La salida de retención de un semirbordador se conecta a la entrada del siguiente semidulador. 1. Un contador binario que comprende una pluralidad de contadores binarios elementales en cascada de una sola salida, cada uno de los cuales incluye un medio sumador que tiene dos entradas, así como una salida de suma y una salida de transportación e incluye además un biestable maestro-esclavo Teniendo ambas entradas de reloj separadas, en las que: La primera entrada del medio sumidero constituye la entrada del contador elemental un medio para suministrar una señal de forzamiento a dicho semi-sumador, la salida de suma del semidisor está conectada directamente a la entrada de El biestable maestro y que tiene una segunda entrada que está conectada a dichos medios para suministrar una señal de forzamiento, la salida de transporte del medio sumador entrega una señal que se utiliza como entrada de un medio sumador sucesivo en dicha pluralidad de contadores y Como una señal de sincronización en la entrada de dicho biestable maestro, la salida del biestable maestro está conectada directamente a la entrada del biestable esclavo la salida del biestable esclavo que constituye la salida binaria de cada uno de los biestables maestros Contadores está también conectada a la segunda entrada del medio sumador, los biestables maestros y esclavos son controlados además por una sola señal de reloj que tiene una forma de onda aplicada a la entrada de reloj de biestables maestras y una forma de onda complementaria aplicada al biestable esclavo - flops entrada de reloj. 2. Un contador binario síncrono de acuerdo con la reivindicación 1, en el que el biestable maestro se proporciona en el caso de cada contador elemental con dos entradas sincronizadas por dos señales de reloj y sincronización, estando conectada la primera entrada a la salida de suma de la semi - Sumador del contador elemental, estando destinada la segunda entrada a constituir la entrada de forzamiento del biestable maestro. 3. Un contador binario síncrono de acuerdo con la reivindicación 2, en el que el restablecimiento de cero se realiza por medio de una señal lógica 1 en la entrada de sincronización. 4. Un divisor de frecuencia programable, en el que dicho divisor está constituido por un contador binario según la reivindicación 2, manteniéndose la entrada de dicho contador binario en el nivel lógico 1 y la salida de transporte del último contador elemental conectada a la línea de sincronización, Una señal emitida en la salida del último contador elemental de dicho divisor es tal que corresponde a su propia frecuencia de reloj dividida por un factor programado por los valores binarios de las entradas forzantes. 5. Un divisor de frecuencia según la reivindicación 4, en el que, si N es el número de contadores elementales y si P es el número binario (lógico 0 o lógico 1) de las entradas de forzamiento, dicho divisor se divide en la relación 2 N - P. Antecedentes de la invención 1. Campo de la invención La presente invención se refiere a un contador binario síncrono así como a un sintetizador de frecuencia que se obtiene del contador binario haciendo que dicho sintetizador divida su propia frecuencia de reloj y empleando solamente la última salida Del contador. El contador de acuerdo con la invención se puede emplear de varias maneras diferentes en forma de componentes discretos o circuitos integrados haciendo uso de transistores bipolares o transistores de efecto de campo, pero es de interés principalmente en el campo de frecuencia de microondas en forma de Un circuito integrado en materiales de alta velocidad tales como GaAs u otros materiales del grupo III-V. 2. Descripción de la técnica anterior Existen varios medios para construir contadores binarios, siendo el más sencillo el montaje de escalas de dos divisores en cascada. Sin embargo, en el caso de divisiones de alta relación, las últimas etapas deben ser muy estables debido a los periodos de longitud creciente. De hecho, los flip-flops estáticos empleados en la técnica anterior no siempre son suficientemente estables. El contador binario síncrono de acuerdo con la invención puede construirse con flip-flops estáticos pero también con flip-flops dinámicos que son más rápidos, tienen menor consumo de energía y requieren un número menor de componentes, lo que es una ventaja en el campo de la integración Circuito. Sin embargo, la ventaja principal del circuito de contador de acuerdo con la invención es que funciona con una sola señal de reloj de alta frecuencia y por lo tanto tiene una estabilidad mucho mayor. En términos más precisos, las dos señales de reloj que accionan el contador son las dos señales complementarias de un único reloj. Por lo tanto, no hay desplazamiento relativo entre ellos puesto que se derivan de una sola señal de reloj. Sumario de la invención El contador binario de acuerdo con la invención incluye una pluralidad de etapas montadas en cascada que son idénticas entre sí. Cada etapa constituye un contador elemental compuesto por un semidixante y por un biestable maestro-esclavo conectado a la salida de suma del semidispositivo. Una de las entradas del semi-sumador constituye la entrada del contador elemental. La otra entrada del medio sumador está conectada a la salida del biestable esclavo que también constituye la salida del contador elemental. La salida de retención del semirbordador constituye la entrada de la siguiente etapa en el contador síncrono. Más específicamente, la invención proporciona un contador binario elemental de una sola salida que incluye un medio sumador que tiene dos entradas, una salida de suma y una salida de transportación e incluye además un biestable maestro-esclavo. Dicho contador elemental tiene las siguientes características distintivas: la primera entrada del medio sumidero constituye la entrada del contador elemental la salida suma del semiunido está conectada a la entrada del biestable maestro la salida de la biestable esclava, Flip que constituye la salida binaria del contador está conectada a la segunda entrada del medio sumador, los biestables maestro y esclavo son controlados además por una sola señal de reloj que tiene una forma de onda aplicada al biestable maestro y una forma de onda complementaria Aplicado al biestable esclavo. BREVE DESCRIPCIÓN DE LOS DIBUJOS La FIG. 1 es un diagrama de bloques básico de un contador de acuerdo con la invención. HIGO. La figura 2 es un diagrama eléctrico de un medio sumador empleado en un contador de acuerdo con la invención. HIGO. 3 es un diagrama eléctrico de un flip-flop maestro-esclavo empleado en un contador de acuerdo con la invención. HIGO. La figura 4 es un diagrama de bloques de un contador síncrono de acuerdo con la invención. Descripción detallada de la invención En el diagrama básico de la FIG. 1 que ilustra un contador binario de acuerdo con la invención, sólo se muestran tres etapas en aras de una mayor claridad, pero será evidente que esto no implica ninguna limitación con respecto al alcance de la invención. Así, el número N de etapas se relaciona con el número 2 N que se contará. In this counter, each stage constitutes an elementary counter composed of a half-adder A 1 and of a master-slave flip-flop M 1 - E 1 actuated by the complementary signals of a single clock. H M will designate the signal which controls the master flip-flop and H E H M will designate the signal which controls the slave flip-flop. A half-adder is constituted by an exclusive-OR gate and an AND-gate in parallel. The signals B and C to be added are addressed to the two inputs of the OR-gate and to the two inputs of the AND-gate. The output S of the OR circuit yields the sum and the output R of the AND circuit produces the carry. Each elementary counter therefore includes a half-adder A 1 . the sum output S 1 of which is recopied by a master-slave flip-flop M 1 - E 1 . the output Q 1 of which is connected in a feedback loop to one input C 1 of the half-adder A 1 . The other input B 1 of the half-adder A 1 constitutes the input of the elementary counter or stage. The output Q 1 of the slave flip-flop E 1 constitutes the output of the stage. The carry output R 1 is addressed to the input of the following stage in the cascade. In a diagram of the type shown in FIG. 1, all the outputs Q 1 . Q 2 . Q 3 are employed if the circuit is used in a binary counter. Only the last output Q 3 is employed if the circuit is used in a frequency divider. The truth table of a half-adder is as follows: The master-slave flip-flop recopies the sum signal S 1 so as to restitute said signal at Q 1 at the following clock cycle. During the slave flip-flop reading period, we have the relations: in the case of the first stage: Q 1 C 1 in the case of the second stage: Q 2 C 2 in the case of the third stage: Q 3 C 3 In the following clock cycle, we have new values at the outputs: It is only necessary to replace Q 1 . Q 2 . Q 3 by Q 1 . Q 2 . Q 3 in the foregoing relations in order to have new values: EQU1 Two cases are possible. If B 1 logical 0, then in accordance with the truth table of a logic half-adder, we have: EQU2 and the counter remains in a state which is identical with its previous state, all the inputs B 1 and R 1 being logically 0. EQU3 The first stage has changed in value and the counter has progressed by one unit. The progression of the counter is apparent from the table given below and established in respect of a three-stage counter. Postulating that B 1 logical 1 and that the starting position is Q 1 Q 2 Q 3 0, then S 1 . R 1,S 2,R 2,S 3,R 3 are computed by means of the truth table of a half-adder. In the following cycle, Q 1 recopies S 1 . Q 2 recopies S 2 . Q 3 recopies S 3 . R 1 . R 2 . R 3 and so on in sequence are computed at each cycle. If B 1 logical 0, the counter retains its last value and does not change. STR1 In this table, the inputs and outputs of a given elementary counter or stage are grouped together within the rectangles. The arrows recall that, in a given cycle, the output Q 1 recopies the output S 1 in the previous cycle. Reading of the counter is performed on the outputs Q 1 . Q 2 . Q 3 of the master-slave flip-flops. For example, in the sixth cycle, we have: Q 1 0 weight 0, coefficient 0 Q 2 1 weight 1, coefficient 1 Q 3 1 weight 2, coefficient 1 which yields a number: A counter in accordance with the invention and formed of N stages or elementary counters mounted in cascade is capable of counting up to b 2 N . This counter has the further advantage of receiving synchronization signals constituted by the carry output R N of the last stage. This output is not addressed to a following stage but its application will be explained in detail with reference to the following figures. Synchronization is essential for automatic zero-resets and for realizing a programmable frequency divider. Any suitable type of half-adders and master-slave flip-flops may be used for the construction of the counter in accordance with the invention, the operation of which has been described in the foregoing. However, FIGS. 2 and 3 are two diagrams illustrating two particularly advantageous applications if the transistors are two-dimensional electron-gas transistors and if the load resistors are saturated loads or in other words gateless transistors. HIGO. 2 is an electrical diagram of a half-adder having two inputs B and C as well as two outputs, namely a sum output S and a carry output R. Said adder is composed of eight transistors connected in parallel. If they are field-effect transistors, their sources are connected to ground and their drains are supplied with a voltage V DD via load resistors. The AND function is performed by two inverters 1 and 2 and by an OR inverter which is therefore a NOR circuit. The signal B is fed onto the gate of the inverter 1, the drain of which delivers the complement B to the gate of the NOR-circuit transistor 3. The signal C is applied to the gate of the inverter 2, the drain of which delivers the complement C to the gate of the NOR-circuit transistor 4. In consequence, the output signal of the NOR circuit is and is fed onto the output R of the half-adder. The exclusive-OR function is performed by two OR inverters which are therefore two NOR circuits. The signals B and C are applied respectively to the gates of two transistors 5 and 6 mounted as a first NOR circuit, the output of which is therefore BC. Finally, the signal BC derived from the AND function and the signal BC derived from the first NOR circuit are applied respectively to the gates of two transistors 7 and 8 mounted as a second NOR circuit. The sum signal is collected from the drains of the second NOR circuit and the carry signal is collected at the output of the AND circuit. It is thus clear that we have in fact: STR2 FIG. 3 is an electrical diagram of a master-slave flip-flop provided with an R/S (reset-set) forcing input synchronized with the clock H M . The master flip-flop is composed of two parallel-connected transistors 11 and 12 having two gates with sources connected to ground and drains connected together. The gate on the source side of the transistor 11 constitutes the input S of the master flip-flop and is connected to the output S of the half-adder of FIG. 2. The gate on the drain side of the transistor 11 is controlled by the output signal of an inverter OR-gate formed by two transistors 15 and 16. Thus the gate of one transistor is controlled by the clock signal H M and the gate of the other transistor is controlled by the synchronization signal SYN which is the carry R N of the last stage of the counter (as shown in FIG. 4). The gate on the drain side of the transistor 11 is therefore controlled by a signal of the form The gate on the source side of the transistor 12 constitutes the R/S forcing input. The gate on the drain side of the transistor 12 is controlled by the output signal of an inverter OR-gate formed by two transistors 17 and 18. Thus the gate of the transistor 17 is controlled by the clock signal H M and the gate of the transistor 18 is controlled via an inverter 19 by the synchronization signal SYN. The gate on the drain side of the transistor 12 is therefore controlled by a signal of the form H M SYN hence HSYN Conduction of the transistors 11 and 12 is therefore initiated in alternate sequence. The slave flip-flop is composed of a transistor 13 having two gates, a source connected to ground and a drain which constitutes the output Q of the master-slave flip-flop. In the diagram of FIG. 1, the point Q is connected as a feedback loop to the input C of the half-adder at each stage. The gate on the source side of the transistor 13 is controlled by the signal derived from the master flip-flop or in other words collected from the drains of the transistors 11 and 12. The gate on the drain side of the transistor 13 is controlled by the clock signal H E which is complementary to the clock signal H M via an inverter constituted by a transistor 14. It will be readily apparent that, in the case of the half-adder as in the case of the master-slave flip-flop, all the transistors are suitably fed from a source V DD via load resistors. It would clearly serve no purpose, however, to go into details in regard to polarization or biasing since this is subject to change if the transistors employed are not field-effect transistors but bipolar transistors. HIGO. 4 is a block diagram showing a synchronous binary counter or frequency synthesizer. A change-over from one device to the other calls only for a slight modification which will be explained hereafter. This diagram is more complete than the arrangement shown in FIG. 1. Again as in FIG. 1, however, the counter includes a plurality of cascade-connected stages. In each stage, the half-adder A 1 has two inputs B 1 and C 1 as well as two outputs consisting of a sum output S 1 and a carry output R 1 . Each master-slave flip-flop has two inputs S 1 and a forcing input R/S, one output Q 1 and three control inputs H M . H E (H M ) and SYN. Within one stage, the output S of the adder feeds the input of the flip-flop and the output Q of the flip-flop is connected in a feedback loop to the input C of the adder. Between two stages, the output R N-1 of one stage is cascade-connected to the input B N of the following stage. The controls H. sub. M, H E and SYN are in fact connected together, each within its own group. When the circuit described in the foregoing is operated as a synchronous binary counter, the input B 1 is the input of the circuit for the number to be counted, the forcing inputs R/S 1 . R/S N are connected to ground and the output R N of the last stage is out of service. The outputs of the counter are the outputs Q 1 . Q N of the stages. The counter can be reset to zero each time a logical 1 signal controls the synchronization SYN. When said circuit is used as a programmable divider, the input B 1 is fixed at the logical level 1, the forcing inputs R/S 1 . R/S N are activated but no longer connected to ground as in the previous instance and the output R N of the last stage is connected to the synchronization inputs SYN as represented by a dashed line in FIG. 4. The circuit divides its own clock frequency which is delivered at the single output terminal Q N . If further reference is made to the progression table drawn-up earlier and consideration is given to the cycle 7 in which R 3 1 (and of course to a three-stage counter), two cases may arise: if R/S 1 R/S 2 R/S 3 0, the master flip-flop is not forced and the table is as follows: The cycle 8 is identical with the cycle 0 and the divider divides by 8. If R/S 1 1, R/S 2 R/S 3 0, the master flip-flop M 1 is forced and the table is as follows: The cycle 8 is identical with the cycle 1 and the divider, which has a period of 7, divides by 7. In more general terms, if N is the number of stages of a divider circuit and if P is the binary number (0 or 1) of the R/S forcing control, the frequency divider in accordance with the invention divides in a ratio 2 N - P. This type of counter is of very general use and operates over a very broad range of frequencies. However, it has been studied more specifically with a view to integration in applications relating to microwave data-processing fields.